C28x svuotano 32 l'unità Texas Instruments TMS320F28377SPZPS del microcontroller del bit MCU

Unità Texas Instruments /TI TMS320F28377SPZPS del microcontroller di MCU

Caratteristiche per il TMS320F28377S

• CPU di 32 bit di TMS320C28x
  • 200 megahertz
  • Unità in virgola mobile di unico precisione di IEEE 754 (FPU)
  • Unità trigonometrica di per la matematica (TMU)
  • Viterbi/unità complessa di per la matematica (VCU-II)
• Acceleratore programmabile di legge di controllo (CLA)
  • 200 megahertz
  • IEEE 754 istruzioni di virgola mobile di unico precisione
  • Esegue il codice indipendentemente dal CPU principale
• memoria del Su chip
  • 512KB (256KW) o 1MB (512KW) di istantaneo (CEE-protetto)
  • 132KB (66KW) o 164KB (82KW) di RAM (CEE-protetto o parità-protetto)
  • sicurezza di Doppio-zona che sostiene sviluppo di terzi
  • Numero di identificazione unico
• Controllo di sistema e dell'orologio
  • Due oscillatori interni del zero-perno 10-MHz
  • oscillatore piezoelettrico del Su chip
  • Modulo del temporizzatore di cane da guardia di Windowed
  • Circuiti mancanti di rilevazione dell'orologio
• 1.2-V il centro, progettazione dell'ingresso/uscita 3.3-V
• Unità periferiche del sistema
  • Due interfacce esterne di memoria (EMIFs) con il supporto di SDRAM e di ASRAM
  • 6-channel regolatore di Direct Memory Access (DMA)
  • Fino a 169 individualmente programmabili, perni per tutti gli usi multiplexati dell'ingresso/uscita (GPIO) con la filtrazione dell'input
  • Regolatore di interruzione periferico in espansione (ePIE)
  • Supporto a bassa potenza multiplo di modo (LPM) con sveglia esterna
• Unità periferiche di comunicazioni
  • USB 2.0 (MACKINTOSH + PHY)
  • Contributo 12 all'interfaccia universale V-compatibile del porto parallelo del pin 3,3 (su)
  • Due moduli di Area Network del regolatore (POSSA) (perno-innescabili)
  • Tre (fino a 50-MHz) porti ad alta velocità di SPI (perno-innescabili)
  • Due porte seriali attenuate multicanali (McBSPs)
  • Quattro interfacce per la trasmissione dei dati di serie (SCI/UART) (perno-innescabili)
  • Due interfacce di I2C (perno-innescabili)
• Sottosistema analogico
  • Fino a quattro convertitori analogico-digitale (ADC)
    • modo di 16 bit
      • 1,1 MSPS ciascuno (fino a capacità di lavorazione di sistema 4.4-MSPS)
      • Ingressi differenziali
      • Fino a 12 canali esterni
    • modo di 12 bit
      • 3,5 MSPS ciascuno (fino a capacità di lavorazione di sistema 14-MSPS)
      • Ingressi sbilanciati
      • Fino a 24 canali esterni
    • Singola Campione-e-tenuta (che SPEDISCE E che TRATTA) su ogni ADC
    • postelaborazione Hardware-integrata delle conversioni dell'ADC
      • Saturazione della calibratura di derivazione
      • Errore dal calcolo del punto vincente
      • Alto, basso e passaggio a zero paragoni, alla capacità di interruzione
      • bloccaggio di ritardo del Innesco--campione
  • Otto comparatori windowed con 12 riferimenti pungenti del convertitore digitale-analogico (DAC)
  • Il bit tre 12 ha attenuato le uscite di DAC
• Unità periferiche migliorate di controllo
  • 24 canali di PWM con le caratteristiche migliorate
  • 16 canali ad alta definizione del modulatore di larghezza di impulso (HRPWM)
    • Alta risoluzione sia sui canali di B che di A di 8 moduli di PWM
    • supporto della Morto-banda (sia su standard che su di alta risoluzione)
  • Sei moduli migliorati di bloccaggio (eCAP)
  • Tre moduli migliorati di impulso del codificatore di quadratura (eQEP)
  • Otto canali di ingresso del modulo del filtrante di Sigma-delta (SDFM), 2 filtri paralleli per canale
    • Filtrazione standard di dati di SDFM
    • Filtro dal comparatore per azione veloce per fuori portata