Capacità di punto della serratura dell'unità del microcontroller di AM2634-Q1 MCU

AM2634-Q1

I centri dell'unità di elaborazione:

• Braccio doppio e e del quadrato-centro Cortex-R5F MCU singolo, con ogni centro che esegue fino a 400 megahertz
  • Io-nascondiglio 16KB con le CEE di 64 bit per centro del CPU
  • D-nascondiglio 16KB con le CEE di 32 bit per centro del CPU
  • 64KB memoria raccordata strettamente (TCM) con le CEE del pezzo di 32 ‑ per ogni centro di R5F
  • capacità di Serratura-punto

Sottosistema di memoria:

• 2MB del Su chip RAM (OCSRAM)
  • 4 banche x 512KB
  • Protezione di errore di CEE
  • Motore interno di sostegni DMA

Connettività industriale:

• Unità in tempo reale programmabile dual core e sottosistema di comunicazione industriale (PRU_ICSSM) che permettono ai protocolli di comunicazione o alle interfacce di controllo motorio industriali:
  • EtherCAT
  • PROFINET
  • EtherNET/IP™
  • IO-collegamento
  • Risposte del codificatore
  • Ingresso/uscita per tutti gli usi (GPIO)

Percezione & attuazione:

• Sottosistema di controllo in tempo reale (CONTROLSS)
• comparatori analogici 20x con riferimento programmabile di DAC (CMPSS)
• convertitori analogico-digitale successivi del registro di approssimazione del bit 5x 12 (SAR) (ADC)
  • Fino a 4 MSPS per ADC
  • 6 input selezionabili per ADC
  • Configurabile come asimmetrico o ingressi differenziali
• 1x 12 bit DAC con uscita attenuata
• 32x ha migliorato i moduli di alta risoluzione di PWM (EHRPWM)
  • Estenda la risoluzione di tempo del PWM confrontato a EPWM
  • Uscite asimmetriche o differenziali di sostegno
• 10x ha migliorato i moduli di bloccaggio (ECAP)
• 3x ha migliorato i moduli di impulso del codificatore di quadratura (EQEP)
• moduli del filtrante di Sigma-delta 2x (SDFM) ciascuno che sostiene fino a 4 canali
• Barra trasversale multipla del segnale flessibile (XBAR)

Sistema sui servizi e sull'architettura del chip (SoC):

• EDMA 1x per supportare le funzioni del movimento di dati
• Moduli di comunicazione di Interprocessor
  • Modulo di SPINLOCK per la sincronizzazione dei processi che corrono sui centri multipli
  • Funzionalità della CASSETTA DELLE LETTERE implementata tramite i registri di CTRLMMR
• Sostiene lo stivale primario dalle seguenti interfacce:
  • UART
  • QSPI NÉ istantaneo
• Supporto di sincronizzazione di tempo con sincronizzazione di tempo e confrontare i router di interruzione di evento

Sicurezza funzionale:

• Permette alla progettazione dei sistemi con i requisiti di sicurezza funzionali
  • CEE o parità sulle memorie calcolo-critiche
  • Autoverifica incorporata (BIST) e errore-iniezione per il CPU ed il su chip RAM
  • Modulo del segnale di errore (ESM) con il perno di errori
  • Sistemi diagnostici di sicurezza di tempo di esecuzione, tensione, temperatura e monitoraggio dell'orologio, temporizzatori di cane da guardia windowed, motore di CRC per i controlli di integrità di memoria
• Sicurezza-compiacente funzionale mirato a [industriale]
  • Sviluppato per le applicazioni funzionali di sicurezza
  • La documentazione sarà a disposizione per aiutare la progettazione di sistema di sicurezza funzionale di IEC 61508
  • La capacità sistematica fino a SIL-3 ha mirato a
  • L'integrità di hardware fino a SIL-3 ha mirato a
  • Certificazione relativa alla sicurezza
    • IEC 61508 progettato
• Sicurezza-compiacenti funzionali mirati a [automobilistico]
  • Sviluppato per le applicazioni funzionali di sicurezza
  • La documentazione sarà a disposizione per aiutare la progettazione di sistema di sicurezza funzionale di iso 26262
  • La capacità sistematica fino a ASIL-D ha mirato a
  • L'integrità di hardware fino a ASIL-D ha mirato a
  • Certificazione relativa alla sicurezza
    • Iso 26262 progettato
• AEC-Q100 si è qualificato per le applicazioni automobilistiche

Sicurezza:

• Modulo di sicurezza dell'hardware (HSM) con contributo all'auto LEI 1.1/EVITA
• Supporto sicuro dello stivale
  • Il dispositivo assume la direzione della protezione
  • radice-de-fiducia Hardware-applicata
  • Stivale autenticato
  • Protezione di Anti-riduzione dei prezzi di S/W
• Metta a punto la sicurezza
  • Metta a punto del dispositivo di HS permesso soltanto con l'autenticazione adeguata
  • Misura disattivare per mettere a punto
• Identificazione del dispositivo e gestione delle chiavi
  • Contributo alla memoria di OTP (FUSEROM) per memorizzare le chiavi della radice & l'altra sicurezza permettendo ai campi
  • Regolatori di EFUSE e ROM separati del FUSIBILE
  • ID pubblico del dispositivo unico
• Unità di protezione della memoria (MPU)
  • Presente del MPU di Arm® dentro ogni centro di Cortex®-R5F
  • Sistema MPU – presente alle varie interfacce nel SoC (può essere una parete refrattaria o un MPU)
    • 8-16 regioni
    • Programmabile (l'identificazione di privilegio, lettura /scrittura/Cachable, l'indirizzo conclusione/di inizio, permette a, fissa/non sicuro)

• Accelerazione crittografica
  • Sostiene i centri crittografici
    • AES - le dimensioni chiave di 128/192/256 di bit
    • SHA2 - 256/384/512 di supporto pungente
    • DRBG con lo pseudo e vero generatore di numero casuale
    • PKA (acceleratore della chiave pubblica) da assistere nell'elaborazione di RSA/ECC
  • Supporto di DMA

Interfacce ad alta velocità:

• Commutatore integrato di Ethernet che sostiene due porti esterni
  • RMII (10/100) o RGMII (10/100/1000)
  • IEEE1588 (2008 annesso D, annesso E, annesso F) con 802.1AS PTP
  • Gestione di clausola 45 MDIO PHY
  • Classificatore del pacchetto basato sul motore della BIRRA INGLESE con 512 classificatori
  • La priorità ha basato il controllo di flusso
  • Dimensione di pacchetto fino a 2KB
  • Cadenza di interruzione di quattro CPU H/W
  • Il totale di controllo di IP/UDP/TCP scarica in hardware

Connettività:

• 6x ricevitori trasmettitori asincroni universali (UART)
• 5x regolatori di serie dell'interfaccia periferica (SPI)
• porti locali della rete di interconnessione 5x (LIN)
• 4x Inter ha integrato i porti del circuito (I2C)
• moduli modulari di Area Network del regolatore 4x (MCAN) con il supporto di CAN-FD
• interfaccia periferica di serie del quadrato 1x (QSPI)
• Interfaccia seriale veloce (FSI) con i centri del ricevitore 4x ed i centri del trasmettitore 4x
• Fino a 140 perni per tutti gli usi dell'ingresso/uscita (GPIO)

Media e archiviazione di dati:

• interfaccia pungente 4 multimedia della carta 1x/Secure Digital (MMC/SD)
• Regolatore per tutti gli usi di memoria (GPMC)
  • canale omnibus di dati parallelo di 16 bit
  • bus di indirizzo di 22 bit
  • Fino allo spazio di memoria indirizzabile 4MB
  • Contributo integrato del modulo di posizione di errore (OLMO) alla verifica degli errori

Tecnologia/pacchetto:

• tecnologia 45-nm
• 15mm x 15mm, un passo da 0,8 millimetri, 324 perno NFBGA